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發表於 : **週四 11月 20, 2003 7:07 pm**

看看瑞典人Peranders的SMD Diamond Buffer: 10ns Rise Time多快呀!

I have made a small SMD diamond buffer.

Rise time less than 10 ns. I can't see any difference
between input signal and output signal. This buffer fast......

400 mA peak (at least) at +- 15 volts. The groundpplane can cool rather much!

Noise floor below -110 dB (less than the soundcard)

Offset 7.8 mV

Dist less than 0.009% Can't see any difference between
the soundcard alone and the buffer. Walter Jung mentioned in his article
dist down to 0.002% which seems to be true.

發表於 : **週四 11月 20, 2003 7:12 pm**

討論文章在diyaudio

http://www.diyaudio.com/forums/showthread.php?s=&threadid=22598&pagenumber=1

我還不是很清楚為什麼wensan兄與kvl兄模擬的DB會是速度慢得可以?! :ho:

發表於 : **週五 11月 21, 2003 5:01 am**

mtlin12 寫:看看瑞典人Peranders的SMD Diamond Buffer: 10ns Rise Time多快呀!

10nS並不快呀！Low TIM Amp輸出級的接法，模擬出來Rise Time低於2nS啊！

發表於 : **週五 11月 21, 2003 8:53 am**

哇! 2ns=500MHz，遠超過許多BJT的ft了。 :aa:

發表於 : **週五 11月 21, 2003 9:49 am**

mtlin12 寫:哇! 2ns=500MHz，遠超過許多BJT的ft了。

看不懂!

發表於 : **週五 11月 21, 2003 12:02 pm**

Dream_Reader 寫:
mtlin12 寫:哇! 2ns=500MHz，遠超過許多BJT的ft了。

看不懂!

就如Dream_Reader兄一直強調的propagation delay，以往設計
CMOS ASIC 模擬時每個gate delay能夠在5ns已經很好了(記得
是0.8u製程)，連金線wire bonding的電感和pad 接觸電阻效應
，都是以5ns左右估計，所以那時486的chip set要RUN過33MHz
還是很緊張的。 :eeh:

BJT spice model 估算的電容量如何我不是很清楚，總以為達靈
頓的接法不太可能如此快速，2ns=500MHz。

發表於 : **週五 11月 21, 2003 12:41 pm**

mtlin12 寫:
Dream_Reader 寫:
mtlin12 寫:哇! 2ns=500MHz，遠超過許多BJT的ft了。

看不懂!

就如Dream_Reader兄一直強調的propagation delay，以往設計
CMOS ASIC 模擬時每個gate delay能夠在5ns已經很好了(記得
是0.8u製程)，連金線wire bonding的電感和pad 接觸電阻效應
，都是以5ns左右估計，所以那時486的chip set要RUN過33MHz
還是很緊張的。

BJT spice model 估算的電容量如何我不是很清楚，總以為達靈
頓的接法不太可能如此快速，2ns=500MHz。

數位電路的電晶體會工作在飽和區與截止區。

在「過度飽和」或「過度截止」的情況下，要轉態會很慢，因為通道寬度的變化要靠載子堆積，而載子的移動需要時間！

在「過度飽和」的情況下，通道堆積過多載子。在「過度截止」的情況下，通道的載子幾乎都跑光了。

所以「過度飽和」跟「過度截止」間的轉態會很慢！

類比電路根本不希望電晶體飽和或截止，通道寬度的變化比數位電路快多了！

74LS系列的TTL比74系列的TTL快就是一個例子。

ECL邏輯更快，因為ECL邏輯電晶體不會飽和！

發表於 : **週五 11月 21, 2003 2:31 pm**

討論偏離 "音頻" ………………………………→ 甚遠！ :aa:

※增廣見聞也不錯，請繼續。

發表於 : **週五 11月 21, 2003 2:36 pm**

skyboat 寫:討論偏離 "音頻" ………………………………→ 甚遠！

※增廣見聞也不錯，請繼續。

感覺是超高頻區域...

發表於 : **週五 11月 21, 2003 3:34 pm**

skyboat 寫:討論偏離 "音頻" ………………………………→ 甚遠！

※增廣見聞也不錯，請繼續。

非也，這些各式各樣的DB Current Buffer很多就是給"Hi"-Fi用的。

日本人說要Low TIM的話，BJT要選擇ft高的，起碼100MHz以上
真的是超高頻嗎? 我用了22pF當回饋電容，想說CUT掉200KHz以上
的"超高頻"，幾個老外均期期以為不可，並表示頻寬最好有1MHz! :ho:

發表於 : **週五 11月 21, 2003 4:24 pm**

mtlin12 寫:
skyboat 寫:討論偏離 "音頻" ………………………………→ 甚遠！

※增廣見聞也不錯，請繼續。

非也，這些各式各樣的DB Current Buffer很多就是給"Hi"-Fi用的。

日本人說要Low TIM的話，BJT要選擇ft高的，起碼100MHz以上
真的是超高頻嗎? 我用了22pF當回饋電容，想說CUT掉200KHz以上
的"超高頻"，幾個老外均期期以為不可，並表示頻寬最好有1MHz!

也有不少老外所持的觀點是夠用就好，連「超音波」都完美放大輸出，最終還是被喇叭單體 "卡擦" 掉，或
高音單體被 "卡擦"掉！ :ho:

(貓狗也哇哇叫)

※小的一向 "Low- End" ，別理我！

發表於 : **週五 11月 21, 2003 4:31 pm**

mtlin12 寫:
Dream_Reader 寫:
mtlin12 寫:哇! 2ns=500MHz，遠超過許多BJT的ft了。

看不懂!

就如Dream_Reader兄一直強調的propagation delay，以往設計
CMOS ASIC 模擬時每個gate delay能夠在5ns已經很好了(記得
是0.8u製程)，連金線wire bonding的電感和pad 接觸電阻效應
，都是以5ns左右估計，所以那時486的chip set要RUN過33MHz
還是很緊張的。

BJT spice model 估算的電容量如何我不是很清楚，總以為達靈
頓的接法不太可能如此快速，2ns=500MHz。

抱歉, 發問時沒說清楚!

我弄不清楚如何從2nS的rise or fall time算出500Mhz過程, 還有500Mhz是只哪種條件下的500Mhz?

發表於 : **週五 11月 21, 2003 4:38 pm**

有些金耳朵確實厲害，當初工程師們設計人耳只可以"聽"到20KHz，
所以CD的規格硬是用44.1KHz取樣，理論上可以含概所有音頻範圍，
實則金耳朵的不以為然現在看來是有道理的，我自己是木耳朵，
但是規格方面我個人認同SACD的100KHz，並且也相信超高音單體
有其作用，不是來"取悅"貓狗的。 :ho:

發表於 : **週五 11月 21, 2003 4:45 pm**

Dream_Reader兄，2ns=500MHz是我反除而得，並非wensan兄說的。

只不過kvl兄計算出來是Low TIM AMP 是1GHz才令我驚訝的。

發表於 : **週五 11月 21, 2003 4:48 pm**

wensan 寫:
mtlin12 寫:
Dream_Reader 寫:
mtlin12 寫:哇! 2ns=500MHz，遠超過許多BJT的ft了。

看不懂!

就如Dream_Reader兄一直強調的propagation delay，以往設計
CMOS ASIC 模擬時每個gate delay能夠在5ns已經很好了(記得
是0.8u製程)，連金線wire bonding的電感和pad 接觸電阻效應
，都是以5ns左右估計，所以那時486的chip set要RUN過33MHz
還是很緊張的。

BJT spice model 估算的電容量如何我不是很清楚，總以為達靈
頓的接法不太可能如此快速，2ns=500MHz。

數位電路的電晶體會工作在飽和區與截止區。
在「過度飽和」或「過度截止」的情況下，要轉態會很慢，因為通道寬度的變化要靠載子堆積，而載子的移動需要時間！
在「過度飽和」的情況下，通道堆積過多載子。在「過度截止」的情況下，通道的載子幾乎都跑光了。
所以「過度飽和」跟「過度截止」間的轉態會很慢！
類比電路根本不希望電晶體飽和或截止，通道寬度的變化比數位電路快多了！
74LS系列的TTL比74系列的TTL快就是一個例子。
ECL邏輯更快，因為ECL邏輯電晶體不會飽和！

我昨晚看過BUF634 data sheet, 看起來似乎還有1~2ns的propagation delay, 因為Input waveform 的速度不夠快, 所以看得不是很清楚.

發表於 : **週六 11月 22, 2003 1:33 am**

哈哈!不是計算的，是用軟體模擬的，在實際應用上1G與379M都不可能，但至少可看出達靈頓比DB快。

發表於 : **週六 11月 22, 2003 8:04 am**

kvl 寫:哈哈!不是計算的，是用軟體模擬的，在實際應用上1G與379M都不可能，但至少可看出達靈頓比DB快。

這樣表示軟體模擬的等效電路( modeling )，與實際可能存在不
少差異，因為在極高頻(>500MHz)時，電容、電感甚至於金線
以及半導體的spice參數可能都有變化，不能據以論述。就如IC
在次微米時其modeling可能完全不同於微米以上的時候。

否則應該有達靈頓的current buffer IC出現才對呀!實際卻不然。 :mad:

ft如何定義我不完全了解，可是1GHz真的超過小訊號2N5401 max.的300MHz太多了吧?!何況是中功率的MJE340? :aa:

發表於 : **週一 11月 24, 2003 9:27 am**

明明說了，我用的模型是mps8099、8599。
加上增益級，也就我先前說的用完整的電路來模擬，兩者的結果都差不多，以我的無迴授後級為基礎，兩者都只剩4MHz左右，換一顆晶體的影響反而大的多。
即使DB真有如您所號稱的高速，但加上增益級，就像在台灣的高速公路開一級放程式賽車一樣，最多也只能跑100。

發表於 : **週一 11月 24, 2003 10:54 am**

kvl 寫:明明說了，我用的模型是mps8099、8599。
加上增益級，也就我先前說的用完整的電路來模擬，兩者的結果都差不多，以我的無迴授後級為基礎，兩者都只剩4MHz左右，換一顆晶體的影響反而大的多。
即使DB真有如您所號稱的高速，但加上增益級，就像在台灣的高速公路開一級放程式賽車一樣，最多也只能跑100。

1.我想了解的模型倒不是mps8099、8599與2N5401/5551
的差異，而是模型中是否包含mps8099、8599的Cibo25~
30pF，Cobo6~8pF，以及MJE340/350沒有Cob資料，是
否可模擬林大帥用的2SD882 Cob 45pF等等。電容是頻寬的
大敵，換一顆晶體的影響因為fT不同，表現也會有差距。

2.DB只是我拿來使用當Current Buffer的架構，並借以命名DB-
01。我所命名的在加上增益級後，速度約30V/uS還不如OPA-
627。但就像META42，OP AD8620的50V/uS也未必快，
但是為何要加HA-2540 的400V/uS DB架構Buffer? 甚至並
聯2~4顆?
3."100公里"就如同音頻一般，並不能限制方程式賽車在更短的
幾秒之內的加速度，高速擴大機也是希望以最快的速度起動，
並追上訊號，卻又要保持最佳控制力，不能過慍或過火，這就
很不容易做到的。
4.DB-01兩級增益均用JFET擔綱，就是希望只管電壓增益，儘量
減少電流流失的設計，而電流放大工作就交給DB了。

發表於 : **週一 11月 24, 2003 11:05 am**

模型的資料都是軟體內建的(應是廠商提供的)，不是我自已建的，這點就不勞您費心了。模擬時兩者都用相同的晶體，未獨厚達靈寧啊!

要比較兩個架構的速度，應將其他的因素摒除，在以個別元件堆成的放大器上，達靈頓碰上的問題，DB也會遇到。我們討論的是一個相對的問題(誰比較快)，而不是可否達到1GHz。要在台灣的高速公路比速度，先要取消速限。

要想在高速公路跑得更快，應是取消速限(改善功率級之前的速度)，而不是一直改造車子(號稱DB可以有多快)。

發表於 : **週一 11月 24, 2003 1:35 pm**

SPICE的電晶體模型也許只是單純的大訊號模型而已，所以還是
回到重點:究竟是達靈頓快還是DB架構快?

我之前的想法有提出過克服電容的問題在於少讓它們充放電。

DB架構一般說來因為4顆電晶體都處於ACTIVE狀態，Vbe如同
uuu兄量測的一般應該幾乎不變，電容也就是說沒有充放電了。
反觀達靈頓 ( or 所謂的 Low TIM)，假如模擬時Vin是從上下端
而非+/-1.5V中間，當Vin在上下半波時，電晶體的Vbe一直在變
動，也就是說電容的充放電過程一直在進行，速度就會被拖累。

發表於 : **週一 11月 24, 2003 2:41 pm**

mtlin12 寫:SPICE的電晶體模型也許只是單純的大訊號模型而已，所以還是
回到重點:究竟是達靈頓快還是DB架構快?

「小訊號分析」是電路學中的一個特例，所以才有所謂「小訊號模型」。「大訊號模型」是打哪兒來的啊？

:eeh:

您要不要去研究一下SPICE的Level1、Level2、Level3、Level49的模型，還有它們的參數矩陣如何建立！

:eeh:

您還以為SPICE還搞「小訊號分析」那一套啊！

:eeh:

連GHz等級的RF電路設計分析都在用SPICE，您不知道嗎？

發表於 : **週一 11月 24, 2003 2:50 pm**

mtlin12 寫:DB架構一般說來因為4顆電晶體都處於ACTIVE狀態，Vbe如同
uuu兄量測的一般應該幾乎不變，電容也就是說沒有充放電了。
反觀達靈頓 ( or 所謂的 Low TIM)，假如模擬時Vin是從上下端
而非+/-1.5V中間，當Vin在上下半波時，電晶體的Vbe一直在變
動，也就是說電容的充放電過程一直在進行，速度就會被拖累。

Diamond Buffer前後電晶體交替逆偏！

發表於 : **週一 11月 24, 2003 3:03 pm**

wensan兄，2N5401旁邊是否不應該有個0 GND點?

發表於 : **週一 11月 24, 2003 3:08 pm**

mtlin12 寫:wensan兄，2N5401旁邊是否不應該有個0 GND點?

哪個朋友可以教教他，那是個電位參考點！？ :eeh:

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瑞典人Peranders的SMD DB多快呀!

瑞典人Peranders的SMD DB多快呀!

Re: 瑞典人Peranders的SMD DB多快呀!